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- (10/8)三次元集積化プロセスの基礎と先進半導体パッケージの最新動向
- 価格:44,000円(税込) ～ 55,000円(税込)
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セミナー講師
神奈川工科大学 工学部 電気電子情報工学科・非常勤講師 江澤 弘和 氏[プロフィール]
1985年(株)東芝入社。Siウエーハの高品質化業務を経て、CMOSデバイスのメタライゼーションプロセス開発を中心に、メモリ、ロジックの微細化、量産技術、歩留り向上、品質事故対策、協業企業への技術移管、企業間共同開発に従事。2000年以降、ロジックデバイスのLow-k CPI低減開発と並行して、Micro-Bump、RDL、TSV、FOWLPを中心に“中間領域技術”の開拓を主導。微細化だけでは得られない半導体製品の付加価値創出を推進。2017年東芝メモリ(株)(現キオクシア)へ転籍。2018年から神奈川工科大学非常勤講師を兼務。2019年定年退職。2020年から伴走コンサルティング事業（ezCoworks）を運営。
セミナー趣旨
最近のAgentic AIの進展により、GPUが推論、CPUが計画・実行を担う新たな役割分担が生まれ、CPU 側の処理負荷が再び高まっています。 GPUCPU間の往復処理が増える中で、一定の低Latencyを許容すれば、中間データの大量保持に適したNANDフラッシュメモリの需要がAI分野で掘り起こされつつあります。 GPUのHBM(High Bandwidth Memory)依存は変わらず、CPU側でもHBM利用が拡大しつつあり、将来的には Humanoid Roboticsを含むPhysical AIにおいてもHBM搭載が不可欠となれば、メモリの供給がAI市場を支配する構図は長期化する可能性が高くなります。最近のパッケージ関連の主要カンファレンスではデータセンターの電力消費抑制が重要課題となり、Co-Packaged Opticsや冷却構造などパッケージレベルの課題が集中的に議論される場面が増えています。 また、先端、非先端デバイスのMix & MatchによるSoC(System-on-a-Chip)開発の効率化に活路を見出すチップレットインテグレーションは民生機器から車載、メディカル、社会インフラに至る多様な市場でイノベーション創出への寄与が期待されており、商流の早期確立が求められています。 こうした状況を踏まえ、本セミナーは三次元集積化プロセスやFan-Out型モールドパッケージの基礎を再整理し、今後の先進半導体パッケージの動向を俯瞰する“中間領域の視座”を参加者の皆様と共有したいと考えています。
１．半導体市場概況
1.1 Current Topics（注目記事から）
1.2 最近の先進半導体デバイスパッケージ
２．中間領域技術の進展による価値創出
2.1 “後工程”プロセスの高品位化
2.2 デバイスレベル性能向上とシステムレベル性能向上
2.3 チップ冷却システム事例
３．三次元集積化プロセスの基礎
3.1 ロジックとメモリのチップ積層SoC (RDL、Micro-bumping、Mass reflow積層導入の原点)
3.2 Via middle、Backside ViaのTSVプロセス選択（CIS、HBMからBSPDNへ)
3.3 Wafer Level Hybrid Bonding (CIS、NANDメモリのデバイス性能向上)
3.4 CoW(D2W) Hybrid Bonding（SRAM増強、異種チップ積層）の課題
3.5 Si/OrganicインタポーザーからSiブリッジによるモールドインタポーザへ（レティクルサイズ制約の解放）
3.6 RDL微細化、多層化（ダマシンプロセス導入の要否）
４．Fan-Out(FO)型パッケージの基礎
4.1 FOプロセス選択肢の拡張
4.2 封止材料起因の課題
4.3 Through Mold Interconnect形成による三次元FOパッケージ
4.4 メモリ、パワーデバイスへ浸透するFOパッケージ
５．Panel Level Process/Package (PLP)の高品位化
5.1 モールド樹脂基板の反り低減の課題
5.2 マスクレス露光によるインテグレーション規模拡大
６．今後の開発動向と市場動向
6.1 “ガラス基板プロセス”の課題整理
6.2 Co-Packaged Opticsの課題とPIC変調素子材料の話題(TFLN、BTO他）
6.3 AI市場を支配するメモリの動向（LPW、HBF、HBS）
□ 質疑応答 □
1.1 Current Topics（注目記事から）
1.2 最近の先進半導体デバイスパッケージ
２．中間領域技術の進展による価値創出
2.1 “後工程”プロセスの高品位化
2.2 デバイスレベル性能向上とシステムレベル性能向上
2.3 チップ冷却システム事例
３．三次元集積化プロセスの基礎
3.1 ロジックとメモリのチップ積層SoC (RDL、Micro-bumping、Mass reflow積層導入の原点)
3.2 Via middle、Backside ViaのTSVプロセス選択（CIS、HBMからBSPDNへ)
3.3 Wafer Level Hybrid Bonding (CIS、NANDメモリのデバイス性能向上)
3.4 CoW(D2W) Hybrid Bonding（SRAM増強、異種チップ積層）の課題
3.5 Si/OrganicインタポーザーからSiブリッジによるモールドインタポーザへ（レティクルサイズ制約の解放）
3.6 RDL微細化、多層化（ダマシンプロセス導入の要否）
４．Fan-Out(FO)型パッケージの基礎
4.1 FOプロセス選択肢の拡張
4.2 封止材料起因の課題
4.3 Through Mold Interconnect形成による三次元FOパッケージ
4.4 メモリ、パワーデバイスへ浸透するFOパッケージ
５．Panel Level Process/Package (PLP)の高品位化
5.1 モールド樹脂基板の反り低減の課題
5.2 マスクレス露光によるインテグレーション規模拡大
６．今後の開発動向と市場動向
6.1 “ガラス基板プロセス”の課題整理
6.2 Co-Packaged Opticsの課題とPIC変調素子材料の話題(TFLN、BTO他）
6.3 AI市場を支配するメモリの動向（LPW、HBF、HBS）
□ 質疑応答 □
価格:44,000円(税込) ～ 55,000円(税込)
[ポイント還元 2,200ポイント～]
