チップレット実装におけるテスト・接続評価技術の最新動向
電子回路テストの概要からバウンダリスキャンやウェーハプローブテスト技術、新たなTSVの接合・接続評価技術などについて詳しく解説
受講可能な形式：【ライブ配信】のみ
本セミナーでは、電子回路テストの基礎からチップレット実装の構造や適用事例、チップレットに特有のテスト課題とその最新技術について詳しく解説します。ウェーハプローブの課題とその解決策、インターポーザ・TSVのテスト、バウンダリスキャン技術やIEEE 1838・UCIeなどの規格の活用、さらには高密度接続に対応した新しいTSV評価法まで、チップレット時代に求められるテストと評価技術の“今”がわかる内容です。
ぜひこの機会にお役立て下さい。
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セミナーで得られる知識 ■
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電子回路テストの基礎知識
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チップレットの概要
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チップレットテストの考え方と動向
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バウンダリスキャンの基礎知識とチップレットテスト規格IEEE 1838
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TSV接続障害回避技術とUCIe規格
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アナログバウダリスキャンによるTSV接続の新しい評価技術
[キーワード]
チップレット、テスト、バウンダリスキャン、インターコネクション、マイクロバンプ、ハイブリッドボンディング、デイジーチェイン、ケルビン計測、IEEE1149.1、IEEE1838、３D、2.5D、TSV、インターポーザ、KGD、SDC
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セミナーで得られる知識 ■
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電子回路テストの基礎知識
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チップレットの概要
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チップレットテストの考え方と動向
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バウンダリスキャンの基礎知識とチップレットテスト規格IEEE 1838
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TSV接続障害回避技術とUCIe規格
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アナログバウダリスキャンによるTSV接続の新しい評価技術
[キーワード]
チップレット、テスト、バウンダリスキャン、インターコネクション、マイクロバンプ、ハイブリッドボンディング、デイジーチェイン、ケルビン計測、IEEE1149.1、IEEE1838、３D、2.5D、TSV、インターポーザ、KGD、SDC
| 日 時 | 【ライブ配信】 2026年9月15日（火） 13:00～16:30 | |
|---|---|---|
| 受講料(税込) | 49,500円 定価：本体45,000円＋税4,500円 【2名同時申込みで1名分無料キャンペーン（１名あたり定価半額の49,500円）】 ※2名様とも会員登録をしていただいた場合に限ります。 2名様以降の受講者は、申込み前に会員登録をお済ませください。 ※同一法人内(グループ会社でも可)による2名同時申込みのみ適用いたします。 ※3名様以上のお申込みの場合、上記１名あたりの金額で受講できます。 ※請求書（PDFデータ）は、代表者にE-mailで送信いたします。 ※請求書および領収書は1名様ごとに発行可能です。 (申込みフォームの通信欄に「請求書１名ごと発行」と記入ください。) ※他の割引は併用できません。 ※テレワーク応援キャンペーン(1名受講)【オンライン配信セミナー受講限定】 1名申込みの場合：受講料 定価：39,600円 定価：本体36,000円＋税3,600円 ※１名様でオンライン配信セミナーを受講する場合、上記特別価格になります。 | |
| ポイント還元 | 誠に勝手ながら2020年4月1日より、会員割引は廃止とさせて頂きます。 当社では会員割引に代わり、会員の方にはポイントを差し上げます。 ポイントは、セミナーや書籍等のご購入時にご利用いただけます。 会員でない方はこちらから会員登録を行ってください。 | |
| 配布資料 | Live配信受講：PDFテキスト(印刷可・編集不可) ※セミナー資料は、電子媒体(PDFデータ／印刷可)をマイページよりダウンロードいただきます。 (開催前日を目安に、ダウンロード可となります) ※ダウンロードには、会員登録（無料）が必要となります。 | |
| オンライン配信 | 【Live配信の視聴方法】 【ライブ配信（Zoom使用）セミナー】 ビデオ会議ツール「Zoom」を使ったライブ配信セミナーとなります。 ・ZoomによるLive配信 ►受講方法・接続確認（申込み前に必ずご確認ください） 【テキスト】 テキストは、電子媒体(PDFデータ／印刷可)をマイページよりダウンロードできます。 (開催前日を目安に、ダウンロード可となります) 【マイページ】 ID(E-Mailアドレス)とパスワードをいれログインしてください。 >> ログイン画面 | |
| 備 考 | 資料 付 ※講義中の録音・撮影はご遠慮ください。 ※開催日の概ね1週間前を目安に、最少催行人数に達していない場合、セミナーを中止することがございます。 本セミナーはサイエンス＆テクノロジー株式会社が主催いたします。 | |
セミナー講師
愛媛大学 大学院理工学研究科 客員教授 博士（工学） 亀山 修一 氏[ご専門] 電子回路の試験技術
1972年富士通(株)に入社以来一貫して生産技術部門でサーバー/スパコン等の電子回路の試験技術/試験設備の開発に従事、2017年退職。現在、愛媛大学客員教授、JEITA 3D半導体モジュールWGメンバ、エレクトロニクス実装学会の学会誌編集委員/3Dチップレット研究会委員、ミニマルファブ推進機構アドバイザ、富士通技術士会顧問、バウンダリスキャン協会代表、半導体関連企業等のコンサル、亀山技術士事務所代表。
IEEE、エレクトロニクス実装学会、電子情報通信学会、日本技術士会等の会員。著書 : バウンダリスキャンハンドブック（青山社、監訳)、Three-Dimensional Integration of Semiconductors (Springer、共著)ほか。博士（工学）、技術士（電気電子）。
セミナー趣旨
チップレットは多数のチップを1パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD(Known Good Die)選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC(サイレントデータ破損)、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838規格、TSV接続障害リペア方式とUCIe規格、ハイブリッドボンディングなど超狭ピッチTSV接続を評価するための新たな計測方法などを紹介する。
１．はじめに
1.1 講師紹介
1.2 富士通の大型計算機のテクノロジーとテスト技術
1.3 バウンダリスキャンの採用と普及活動
２．チップレットの概要
2.1 チップレットとは
2.2 なぜ、今チップレットなのか
2.3 ムーア則とスケーリング則
2.4 チップレットの効果
2.5 チップレットの適用事例
2.6 チップレット実装の例
2.7 インターポーザの動向
2.8 インターポーザの事例
３．チップレットテストの動向
3.1 チップレット集積のテストフロー
3.2 KGD(Known Good Die)の重要性
3.3 ウェーハプローブテスト
3.4 真のKGD選別とIntelの戦略
3.5 積層ダイテストとファイナルテスト
3.6 システムレベルテストSLT
3.7 ICの構造テストと機能テスト
3.8 ATEとSLTのテストメカニズム
3.9 サイレントデータ破損（Silent Data Corruptions）
3.10 インターポーザのテスト（接触方式と非接触方式）
3.11 TSMCのPGD(Pritty-Good-Die)テスト
3.12 EBテスタとCMOS容量イメージセンサによる非接触テスト
４．チップレット間のインターコネクションテスト
4.1 チップレットは小さな実装ボード
4.2 実装ボードの製造試験工程
4.3 実装ボードやチップレットの機能テストと構造テスト
4.4 バウンダリスキャンの基礎知識
4.5 IEEE 1149.1バウンダリスキャンテスト回路
4.6 バウンダリスキャンテストによるはんだ接続不良検出動作例
4.7 オープンショートテストパターン
4.8 ロジック-メモリ間のインターコネクションテスト
4.9 チップレットテスト規格IEEE 1838とチップ間相互接続テスト
4.10 チップ積層後のIEEE 1838 FPPによる各チップの機能テスト
4.11 チップ積層後のTSV接続障害復旧方式とUCIe規格
4.12 Structural Test ～ボードテストとＩCテストでの違い～
4.13 ポストボンドテスト方式の学会発表例
4.14 TSMCのチップレットテスト事例
4.15 策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
4.16 進化するバウンダリスキャン関連規格
５．TSVの接続品質評価技術
5.1 3D-ICのチップ間接続(TSV, ハイブリッドボンディング)の高密度化と課題
5.2 TSV接合での欠陥と相互接続障害
5.3 従来評価技術（デイジーチェイン、ケルビン計測）の問題点
5.4 X線CT画像によるTSV接続評価と課題
5.5 TSV接続評価時のアウトライヤ検出の重要性
5.6 TSVの個別抵抗計測による効果
5.7 アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測
5.8 従来のIEEE 1149.4標準抵抗計測法の問題点と解決案
5.9 真のTSV個別4端子計測法の実現
5.10 TSV計測回路の３D-ICへの実装例
5.11 新評価方式の適用提案
□質疑応答□
1.1 講師紹介
1.2 富士通の大型計算機のテクノロジーとテスト技術
1.3 バウンダリスキャンの採用と普及活動
２．チップレットの概要
2.1 チップレットとは
2.2 なぜ、今チップレットなのか
2.3 ムーア則とスケーリング則
2.4 チップレットの効果
2.5 チップレットの適用事例
2.6 チップレット実装の例
2.7 インターポーザの動向
2.8 インターポーザの事例
３．チップレットテストの動向
3.1 チップレット集積のテストフロー
3.2 KGD(Known Good Die)の重要性
3.3 ウェーハプローブテスト
3.4 真のKGD選別とIntelの戦略
3.5 積層ダイテストとファイナルテスト
3.6 システムレベルテストSLT
3.7 ICの構造テストと機能テスト
3.8 ATEとSLTのテストメカニズム
3.9 サイレントデータ破損（Silent Data Corruptions）
3.10 インターポーザのテスト（接触方式と非接触方式）
3.11 TSMCのPGD(Pritty-Good-Die)テスト
3.12 EBテスタとCMOS容量イメージセンサによる非接触テスト
４．チップレット間のインターコネクションテスト
4.1 チップレットは小さな実装ボード
4.2 実装ボードの製造試験工程
4.3 実装ボードやチップレットの機能テストと構造テスト
4.4 バウンダリスキャンの基礎知識
4.5 IEEE 1149.1バウンダリスキャンテスト回路
4.6 バウンダリスキャンテストによるはんだ接続不良検出動作例
4.7 オープンショートテストパターン
4.8 ロジック-メモリ間のインターコネクションテスト
4.9 チップレットテスト規格IEEE 1838とチップ間相互接続テスト
4.10 チップ積層後のIEEE 1838 FPPによる各チップの機能テスト
4.11 チップ積層後のTSV接続障害復旧方式とUCIe規格
4.12 Structural Test ～ボードテストとＩCテストでの違い～
4.13 ポストボンドテスト方式の学会発表例
4.14 TSMCのチップレットテスト事例
4.15 策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
4.16 進化するバウンダリスキャン関連規格
５．TSVの接続品質評価技術
5.1 3D-ICのチップ間接続(TSV, ハイブリッドボンディング)の高密度化と課題
5.2 TSV接合での欠陥と相互接続障害
5.3 従来評価技術（デイジーチェイン、ケルビン計測）の問題点
5.4 X線CT画像によるTSV接続評価と課題
5.5 TSV接続評価時のアウトライヤ検出の重要性
5.6 TSVの個別抵抗計測による効果
5.7 アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測
5.8 従来のIEEE 1149.4標準抵抗計測法の問題点と解決案
5.9 真のTSV個別4端子計測法の実現
5.10 TSV計測回路の３D-ICへの実装例
5.11 新評価方式の適用提案
□質疑応答□
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